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IEC 62530 Ed. 1.0 Edition 11/2007
Standard for SystemVerilog - Unified Hardware Design, Specification, and Verification Language
  •   
  •  
  • 432 / Kopie
  •  
 

Abstract

Specifies extensions for a higher level of abstraction for modeling and verification with the Verilog hardware description language (HDL). This standard includes design specification methods, embedded assertions language, testbench language including coverage and assertions application programming interface (API), and a direct programming interface (DPI)>

Status

Standard - Ersetzt

Ursprung

Technisches Komitee :
93 : Design automation

Annahme

Beginn der Abstimmung über den Entwurf      Datum der Ratifizierung (dor)   
Ende der Abstimmung über den Entwurf      Datum der Ankündigung (doa)   
Beginn der Abstimmung über den Schlussentwurf      Datum der Veröffentlichung (dop)   
Ende der Abstimmung über den Schlussentwurf      Datum der Zurückziehung (dow)   


Veröffentlichung im Amtsblatt
des Grossherzogtum Luxemburg
Referenz

Relations

Evolutions
IEC 60951-3 Ed.3.0 RLV

Internationale Normungsklassifizierung (ICS) :

25.040 : Industrial automation systems

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